طراحی واحد تأخیر cmos برای افزایش محدوده دینامیکی و خطینگی بالا برای کاربردهای ولتاژ پایین و توان پایین

در طراحی مدارهای مجتمع آنالوگ همواره طراحی و پیاده سازی یک واحد تأخیر مناسب برای کاربردهای دیجیتال و آنالوگ به عنوان یک چالش مطرح بوده است. این مدار کوچک نقش قابل توجهی در کارآیی سیستم های مختلف و بخصوص سیستمهای دیجیتال ایفا می نماید. از آنجا که در تکنولوژی های زیر میکرون که توان مصرفی و کاهش ولتاژ به عنوان یک ضرورت احساس می شود، دست یابی به یک واحد تأخیر با خطینگی مناسب به عنوان مشکل بزرگی در طراحی های دیجیتال ولتاژ پایین به شمار می آید. در این مقاله با استفاده از مدارهای دیجیتال cmos پیاده شده با استفاده از منطق کوپلاژ سورس (scl) که در ناحیه زیرآستانه کار می کنند، یک واحد تأخیر با خطینگی بالا ارائه شده است که می تواند کارآیی بسیار مناسبی را در یک محدوده قابل توجه ولتاژی از خود نشان دهد. مزیت این واحد تأخیر علاوه بر خطینگی بالا کنترل پذیری مناسب تأخیر در محدوده ولتاژ کنترل ورودی می باشد که نسبت به انواع موجود بهبود یافته است.